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ADSP-21362/ADSP-21363/ADSP-21364/ADSP-21365/ADSP-21366
Reset
Table 12. Reset
Parameter
Timing Requirements
Min
Unit
t WRST 1
t SRST
RESET Pulse Width Low
RESET Setup Before CLKIN Low
4 × t CK
8
ns
ns
1
Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100 μs while RESET is low, assuming stable
V DD and CLKIN (not including start-up time of external clock oscillator).
CLKIN
t WRST
RESET
Figure 9. Reset
Interrupts
The following timing specification applies to the FLAG0,
FLAG1, and FLAG2 pins when they are configured as IRQ0,
IRQ1, and IRQ2 interrupts.
Table 13. Interrupts
t SRST
Parameter
Timing Requirement
Min
Unit
t IPW
IRQx Pulse Width
2 × t PCLK +2
ns
INTERRUPT
INPUTS
t IPW
Figure 10. Interrupts
Rev. J |
Page 20 of 60 |
July 2013
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